聯發科SerDes搶攻AI ASIC核心

AI超級運算叢集朝百萬顆GPU規模推進，高速互連已成為客製AI晶片競爭關鍵。聯發科執行長蔡力行於法說會表示，400G／448G SerDes IP開發進展順利，預計2027年下半年準備就緒。半導體業者認為，此舉象徵聯發科已取得競逐Google TPU v10及Meta等大型雲端客戶下一代AI ASIC訂單的重要門票。

　聯發科首款AI ASIC預計今年第四季量產，第二款則朝2028年初推進，公司並上修2027年ASIC市占率目標至15％至20％。法人指出，400G SerDes採2奈米開發，除今年第三季推出2奈米手機SoC外，聯發科產品版圖可望再添資料中心2奈米AI ASIC，進一步擴大AI晶片佈局。

供應鏈透露，聯發科憑藉336G SerDes、先進封裝及台積電供應鏈整合能力，已拿下Google TPU v9主要訂單，預計2028年初量產。隨下一代TPU v10升級至400G／448G SerDes，若聯發科能如期完成IP驗證，將有機會與博通競逐下一代TPU訂單，提升Google TPU供應比重，並擴大AI ASIC客戶布局。

Meta近年積極擴建AI資料中心，GPU部署規模正由數萬顆邁向跨區域、數百萬顆；Prometheus超級叢集規模逾1GW，Hyperion長期更上看5GW。以600毫米機架背板為例，搭配200G SerDes時，每個運算單元頻寬僅102.4T至115.2T，如同高速公路車流暴增卻未拓寬道路，資料容易壅塞於晶片間。

為突破互連瓶頸，Meta已與博通合作開發多代MTIA客製AI晶片。法人指出，Meta採多元ASIC策略，聯發科若完成400G SerDes開發，並整合CPC、CPO及先進封裝能力，可望切入2027年後新增設計案、第二供應來源，甚至新一代ASIC子系統。

供應鏈表示，400G SerDes是下一代AI互連最重要的核心IP之一。由於傳輸頻率提升至約112GHz，現有連接器與傳輸通道多在90GHz至100GHz便開始衰減，使PCB走線距離縮短，晶片、封裝、基板及連接器均須同步升級，也讓高速訊號完整性設計難度大幅提高。

業者分析，聯發科以2奈米開發400G SerDes，有助降低高速DSP與錯誤修正電路功耗，但IP完成後仍須歷經晶片驗證、客戶導入及產能配置等程序，最快2028年至2029年開始放量。

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